Coś takiego jest niedozwolone w Verilogu?
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl
if(rst || cnt[18])Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl

















#fpga #mikrokontrolery #programowanie #visherdev #elektronika #altera
źródło: comment_SakMi2GBHYDnrFr3HZTKymbRGmhQ0ncd.jpg
Pobierz;)
Masz racje.