Coś takiego jest niedozwolone w Verilogu?
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl
if(rst || cnt[18])Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl
Coś takiego działa, ale chciałem to sprowadzić do jednego ifa:
if(rst)cnt <= 19'h30D3E;
else if(cnt[18])
cnt <= 19'h30D3E;