jakie polecacie środowisko programistyczne do veriloga/systemveriloga i vhdla? xilinx vivado doprowadza mnie do k-----y
#fpga #verilog #vhdl #elektronika

Ktoś tu jeszcze programuje w #vhdl lub #verilog czy umarło?

#programista15k #programista25k #programista30k #programista50k #programista0k

Jest w verilogu jakiś zwykły flip flop? Nie mogę nigdzie znaleźć... Takie coś żeby było wejście, wyjście i reset. Nie mogłem znaleźć i zrobiłem to na bramkach logicznych, ale nie wiem czemu nie działa :c
#verilog

Wie ktoś jak szacować ilośc bloków logicznych, która pójdzie na syntezę tego: reg[31:0] mem[0:1023]? Oczywiście zakładając, że kompilator tego nie zignoruje.

Zależy mi na tym, żeby to było zrobione w logice, a nie w BRAMie.

#fpga #verilog #programowanie

Hej mirki
Jest ktoś kto mi pomoże w projekcie język verilog na platformie vivado xilinx.
Mam projekt zegara i muszę do niego dodać procesor (np. picoblaze), oraz zaimplementować kalendarz.
#verilog #fpga

Kurde przypał. Halp mirko. #verilog #fpga

#programowanie #elektronika #verilog
Próbuję wpisać do dwuwymiarowej zmiennej w verilogu kilka liczb tak jak tu, (pierwszy przykład), ale dostaję ciągle błąd (vlog-2110) Illegal reference to memory "mem". Czy to jakieś problemy z wersją specyfikacji samego języka? Jak to najprościej zrobić? Kompiluję w ModelSimie 10.3c - custom altera version.

Kompiluję sobie w #quartus 14.10 projekt i od 20 minut wisi na analizie i syntezie w 46%, z tym że cały ten postęp nabił w pierwszych 5 minutach. Powinienem mu przerwać? Wcześniej sam przerwał kompilację bo mu zabrakło pamięci. #fpga #verilog #elektronika #programowanie

Mam w #verilog instancję, która zaczyna działać po podaniu zbocza opadającego na jej wejście rst i chciałbym ją zresetować z bloku always. Kiedy robię:

rst <= 1'b1;
rst <= 1'b0;

to w modelsimie nie ma w ogóle jedynki, a opóźnienie przez znaczek # chyba nie działa w fizycznych urządzeniach. Jak to się powinno robić? #programowanie #elektronika

murki od #vhdl , ale może i spod tagu #programowanie (ktoś może się znajdzie, nie bijcie), szukam jakiegoś walidatora składni VHDL, coś prostego i darmowego (nie IDE ani EDK, tylko właśnie coś, co będzie w stanie sprawdzić mi składnię). Ktoś coś?

wołam też #verilog #fpga

Programiści #fpga, w czym piszecie? #vhdl czy #verilog? Jakie są teraz trendy czy standardy? Trochę wypadłem z obiegu.

Fajne to FPGA.
Na zdjęciu Pong jednoosobowy, w którym zasady są zmyślone i punkty nie mają znaczenia :)

#fpga #verilog
i #nieprogramowanie bo to #synteza ;)

Coś takiego jest niedozwolone w Verilogu?

if(rst || cnt[18])
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html

#fpga #verilog #vhdl #hdl

Ostatnio jeden pan tutaj stwierdził, że w Polsce praktycznie nie ma projektowania #vhdl #verilog oraz #fpga

Ktoś robi takie rzeczy w Polsce?

#elektronika