Ktoś tu jeszcze programuje w #vhdl lub #verilog czy umarło?
#programista15k #programista25k #programista30k #programista50k #programista0k
#programista15k #programista25k #programista30k #programista50k #programista0k
Wszystko
Najnowsze
Archiwum
HDLBits Verilog Practice
Ciekawa, interaktywna strona do nauki Veriloga (tak, wiem - to #programowanie jest mocno naciągane)
z- 3
- #
- #
- #
- #
- #
konto usunięte via Wykop
@KryKry: nie wiem ale ja kiedyś za barem poznałem programistę który kiedyś pracował w Action Scripcie przez parę lat, potem ten język ubito i nie mógł znaleść roboty nowej xd
@KryKry: mam nadzieje ze zdechło śmiercią męczeńska. Katowali mnie tym gownem na studiach
Bramki - SystemVerilog z Rysino #01
Pierwszy odcinek kursu SystemVerilog. Dowiemy się co to za język i do czego jest używany. Napiszemy także nasz pierwszy projekt i przeprowadzimy jego symulację w programie ModelSim.
z- 0
- #
- #
- #
- #
- #
- #
Jest w verilogu jakiś zwykły flip flop? Nie mogę nigdzie znaleźć... Takie coś żeby było wejście, wyjście i reset. Nie mogłem znaleźć i zrobiłem to na bramkach logicznych, ale nie wiem czemu nie działa :c
#verilog
#verilog
Wie ktoś jak szacować ilośc bloków logicznych, która pójdzie na syntezę tego: reg[31:0] mem[0:1023]? Oczywiście zakładając, że kompilator tego nie zignoruje.
Zależy mi na tym, żeby to było zrobione w logice, a nie w BRAMie.
#fpga #verilog #programowanie
Zależy mi na tym, żeby to było zrobione w logice, a nie w BRAMie.
#fpga #verilog #programowanie
konto usunięte via Wykop Mobilny (Android)
@Palkovsky: dokumentacja nt. Synthesis user guide i familiy resources guide
Mireczki ostatnio MS przekonał mnie dlaczego nie warto korzystać z windowsa :). Generalnie komputer wykorzystuje do electronic computer-aided design (ECAD), Vivado, Quartus II, ModelSim, MultiSim itd. Protip jest taki Kubuntu + VB z win 7(odcięty od neta). Rezultat? Wszystko chodzi póki co miodzio koniec problemów z programatorami itd. Polecam przejście na linuxa motzno.
- Zadowolony nowy użytkownik
#linux #eda #elektronika #vhdl #verilog
- Zadowolony nowy użytkownik
#linux #eda #elektronika #vhdl #verilog
@AmerykanskiBaron: no i elegancko, też się cieszę :)
@zetisdead: Ale nie ma pirackich wersji :D
Treść przeznaczona dla osób powyżej 18 roku życia...
@a231: niby to samo, ale składnia jakaś taka milsza.
@a231: @MamCieNaHita: Jak ktoś pisał w C to powinien szybciej Veriloga ogarniać.
@pilot1123: no mam tam dodawanie dużych rzeczy.
#programowanie #elektronika #verilog
Próbuję wpisać do dwuwymiarowej zmiennej w verilogu kilka liczb tak jak tu, (pierwszy przykład), ale dostaję ciągle błąd (vlog-2110) Illegal reference to memory "mem". Czy to jakieś problemy z wersją specyfikacji samego języka? Jak to najprościej zrobić? Kompiluję w ModelSimie 10.3c - custom altera version.
Próbuję wpisać do dwuwymiarowej zmiennej w verilogu kilka liczb tak jak tu, (pierwszy przykład), ale dostaję ciągle błąd (vlog-2110) Illegal reference to memory "mem". Czy to jakieś problemy z wersją specyfikacji samego języka? Jak to najprościej zrobić? Kompiluję w ModelSimie 10.3c - custom altera version.
Kompiluję sobie w #quartus 14.10 projekt i od 20 minut wisi na analizie i syntezie w 46%, z tym że cały ten postęp nabił w pierwszych 5 minutach. Powinienem mu przerwać? Wcześniej sam przerwał kompilację bo mu zabrakło pamięci. #fpga #verilog #elektronika #programowanie
Mam w #verilog instancję, która zaczyna działać po podaniu zbocza opadającego na jej wejście rst i chciałbym ją zresetować z bloku always. Kiedy robię:
rst <= 1'b1;
rst <= 1'b0;
to w modelsimie nie ma w ogóle jedynki, a opóźnienie przez znaczek # chyba nie działa w fizycznych urządzeniach. Jak to się powinno robić? #programowanie #elektronika
rst <= 1'b1;
rst <= 1'b0;
to w modelsimie nie ma w ogóle jedynki, a opóźnienie przez znaczek # chyba nie działa w fizycznych urządzeniach. Jak to się powinno robić? #programowanie #elektronika
@Mike-Wazowski: teraz już żaden.
murki od #vhdl , ale może i spod tagu #programowanie (ktoś może się znajdzie, nie bijcie), szukam jakiegoś walidatora składni VHDL, coś prostego i darmowego (nie IDE ani EDK, tylko właśnie coś, co będzie w stanie sprawdzić mi składnię). Ktoś coś?
wołam też #verilog #fpga
wołam też #verilog #fpga
@SzlomoBronsztajn chyba nic z tego, ale nadal czekam
@zamioculcas: Nawet jeśli znajdziesz taki program to z językami opisu sprzętu jest jeden zasadniczy problem. Nawet jeśli napiszesz poprawny składniowo kod, projekt może okazać się nie syntezowalny.
@wonsz_smieszek: skoro piszesz, ze jedno i drugie dało radę to jak ci wygodniej.
@wonsz_smieszek: nie ma za bardzo wyboru i musisz nauczyć się przynajmniej podstaw jednego i ogarniać w drugim, IMO.
W projekcie bardzo prawdopodobne że będzie mieszany VHDL i Verilog choćby z uwagi na to, że niektóre moduły Altery generują tylko np. Veriloga.
Ogółem to wyczytałem, że Verilog jest językiem w którym można zrealizować więcej niskopoziomowych rzeczy (zbliżone w kierunku poziomu już tranzystorowego), a VHDL jest językiem z mocno rozwiniętą abstrakcyjnością, przez
W projekcie bardzo prawdopodobne że będzie mieszany VHDL i Verilog choćby z uwagi na to, że niektóre moduły Altery generują tylko np. Veriloga.
Ogółem to wyczytałem, że Verilog jest językiem w którym można zrealizować więcej niskopoziomowych rzeczy (zbliżone w kierunku poziomu już tranzystorowego), a VHDL jest językiem z mocno rozwiniętą abstrakcyjnością, przez
Fajne to FPGA.
Na zdjęciu Pong jednoosobowy, w którym zasady są zmyślone i punkty nie mają znaczenia :)
#fpga #verilog
i #nieprogramowanie bo to #synteza ;)
Na zdjęciu Pong jednoosobowy, w którym zasady są zmyślone i punkty nie mają znaczenia :)
#fpga #verilog
i #nieprogramowanie bo to #synteza ;)
źródło: comment_gmmOFk8ZqOb2VAS6aZLHlwiwl4Bv5QKk.jpg
Pobierz@a231: czekałem na kolejne części kursu, ale się nie doczekałem i wziąłem sprawy w swoje ręce. Kurs Veriloga + konfiguracja JTAGa, nauka jak działa mapowanie pinów, ip i tego typu zagadnienia i jazda.
Polecam filmik od Ben Hecka.
Polecam filmik od Ben Hecka.
Coś takiego jest niedozwolone w Verilogu?
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl
if(rst || cnt[18])Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html
#fpga #verilog #vhdl #hdl
@JayCube: chyba znalazłem. Pierwszy if w bloku always powinien dotyczyć tylko reseta.
@ortofosforan: dlatego mówię że zależy gdzie. Jak dasz always @(cnt or rst) może przejdzie. Ale jak kompilator mówi nie, to nie...
Ostatnio jeden pan tutaj stwierdził, że w Polsce praktycznie nie ma projektowania #vhdl #verilog oraz #fpga
Ktoś robi takie rzeczy w Polsce?
#elektronika
Ktoś robi takie rzeczy w Polsce?
#elektronika
@rzet: takie to są. Ale w krzemie nikt nie dlubie
#fpga #verilog #vhdl #elektronika
@yungdupa:
Jak mawia stare chińskie przysłowie:
"Droga na szczyt wiedzie pod górę."