Jeżeli ktoś się nia załapał na cebulę z Maximatorem, to polecam się #fpga ( ͡° ͜ʖ ͡°)
http://allegro.pl/maximator-fpga-max10-expander-kamami-usb-blaster-i6575433870.html

Mirki potrzebuję Waszej pomocy, sytuacja jest następująca:
Mam do zrobienia system z przetwarzania obrazu. Obraz ma być czytany z kamery 1024x256 pikseli, w odcieniach szarości. Będzie trzeba na nim rozpoznawać jasne kółko na ciemnym tle oraz ciemne punkty w tym jasnym kółku. Kółko powinno mieć zwykle średnicę około 200 px. Może się zdarzać, że będzie tylko częściowo widoczne kółko i właśnie cała zabawa na tym polega, żeby wiedzieć gdzie jest środek tego kółkaPokaż całość

Mirki z #elektronika #fpga #programowanie
Chcę się zabrać za fpga i stoję przed wyborem zestawu uruchomieniowego. Zastanawiam się między dwoma
https://kamami.pl/zestawy-uruchomieniowe/103164-basys2-100.html
https://kamami.pl/zestawy-uruchomieniowe/103137-basys2-250.html
Czy te 150 tysięcy bramek robi dużą różnicę i warto dołożyć 230zł? A może jest jakiś lepszy zestaw w podobnej cenie?

#ciekawostki #ovh #fpga #serwery #apache #webdev
Apache akcelerowany na FPGA?
OVH już sprzedaje takie maszyny

ALTERA Arria 10 GX 1150 FPGA integrates 1150k Logic Elements (LE) and 2x4GB of memory.

https://www.runabove.com/FPGAaaS.xmlPokaż całość

Są jakieś godne polecenia firmy w #poznan związane z systemami wbudowanymi, FPGA (inżynierka z Xilinxem), IoT i tego typu rzeczami? Na razie znalazłem AntMirko ( ͡º ͜ʖ͡º) Jest coś jeszcze? Chodzi głównie o staże/praktyki i ew. punkt zaczepienia do dalszej pracy. Średnio widzę siebie jako webdev i twórca systemów zarządzania bazami danych do zarządzania modułami zarządzania albo innych wiedźminów, jakoś bardziej wolę jumpy w asemblerzePokaż całość

Projekt oscyloskopu cyfrowego. Trochę czasu minęło odkąd wszystko zacząłem, jakiś miesiąc - przez ten czas do ogarnięcia było sporo dużych i drobnych problemów, które potrafiły zająć cały dzień.. Zdecydowanie projektowanie czegoś na FPGA wymaga dużej trzeźwości umysłu. W sumie spędziłem może nad tym projektem z 100 roboczogodzin.

W ostatnim wpisie pokazałem Wam połączony moduł ADC, pamięć RAM i interfejs VGA, wraz z niewielką ilością systemu napisanego w VHDL. Dało to w efekcie prostyPokaż całość

Kurde, bo ja zaraz oszaleje. Vivado jest w końcu darmowy, czy nie? Czy to działa jakoś na zasadzie Visual Studio, że podstawowa funkcjonalność jest darmowa, a jakieś bajery za dodatkową opłatą? Bo chcę zamówić płytkę Basys3, a jest jakaś wersja droższa z pakietem Vivado. A wykładowca mówił, że Vivado jest darmowe. Wystarczy ten darmowy Vivado do konfigurowania tego Basysa3 z Artixem?

#fpga #elektronika #xilinx

Elo Mirko. Pamiętacie jak tydzień temu mówiłem, że idę w kierunku oscyloskopu? Nie kłamałem i swoje przez ten tydzień zrobiłem ( ͡° ͜ʖ ͡°) Jest i gfycat na dole ( ͡° ͜ʖ ͡°) Pod punktami informacje co dalej z projektem

Trochę to trwało, bo wyszedł dodatek do Wiedźmina, ale pomimo tego udało mi się zrobić to co chciałem. Po kolei:

1) Nauczyłem się obsługiwać wbudowaną pamięć RAM w układach MAX10. Z dostępnychPokaż całość

UART skończony, teraz pora na 8-kolorowe VGA :-)

I to nie byle jakie, bo od razu skok w 1920 x 1080 @ 60 fps - z zegarem 148,5 MHz! Bo mnie stać ;-)

Taki testowy ekran jak na obrazku zajmuje 50 na 8000 bloków logicznych w moim układzie FPGA. Choć brzmi to obiecująco jeżeli myśleć o tym ile można w taki układ wpakować funkcji, to mimo tego podobno szybko zaczyna miejsca brakować - zobaczymy.Pokaż całość

Hej #fpga, chciałbym kupić jakąś dobrą płytkę projektową. Polećcie mi sklep w Polsce/Europie. Polecenie modelu też chętnie przyjmę.

UART, ciągle UART. Przyczynę poprzedniego problemu znalazłem, zawiniło txIdle które było w stanie wysokim przez dwa cykle i dwukrotnie zwiększyło indeks po pierwszym znaku, przeskakując na trzeci. Wynikało to ze złego przekazywania zmiennej w procesie do sygnału - wołam @olewales

Problem rozwiązałem rozszerzając kod UART.vhd tak, aby przy dłuższym czasie trwania txIdle, nie przeskakiwało do kolejnego znaku. I fajnie, niby powinno działać.

Przy okazji nauczyłem się obsługiwać symulator ModelSim - jakie toPokaż całość

Siemka Mirki i Mirabelki.
Własnie skończyłem tłumaczenie swojego pierwszego artykułu http://roboblog.eu/en/2016/05/15/fpga-tutorial-0/
Co o tym sądzicie? Jest w miarę znośnie? Proszę dajcie znać jeżeli możecie.
#tlumaczenie #angielski #elektronika

Pokaż spoiler

Zmagania z FPGA i VHDL ciąg dalszy ;-)

Tym razem rzuciłem sobie wyzwanie napisać UARTa, poszło całkiem sprawnie i czuję większa swobodę w tym języku konfiguracji. Póki co zaimplementowałem samo nadawanie które na ogół działa, cechuje się jednak dziwnym błędem - zawsze wcina drugi znak. Jakikolwiek by nie był, cokolwiek by przed nim nie stało.. Pozostałe znaki w napisach o różnej długości są spoko, problem przy różnych baudach (testowałem 9600 i 38400).Pokaż całość

Hej mirki, istnieje jakiś sposób na implementację wyjść LVDS na pinach 0-16 maximatora? Konwertery 3.3/5v chyba to uniemożliwiają?
#fpga #maximator #elektronika

No, to pierwszy krok w FPGA mam już za sobą - nie mniej jednak jeszcze mnóstwo przede mną. Na ten moment udało mi się zrobić całkiem zgrabny debouncer przycisku z podziałem na sam debouncer i licznik, który to zaaplikowałem dla czterech pinów. Kod jest tu:

http://pastebin.com/fB0nYThM

Wszelkie uwagi mile widziane :) Staram się jeszcze zrozumieć sens podziału na jednostki, architektury i komponenty oraz jak nimi operować. Konkretnie sposób w jaki dochodzi do instancjalizacji jednostekPokaż całość

Piszę sobie licznik do debouncera przycisku (napisałem sam debouncer w jednym pliku i działał, ale teraz chcę podzielić to na dwa pliki i dwie osobne jednostki: uogólniony licznik i debouncer) i mam problem z instrukcją:

Q <= '1' when (clkCounter = target) else '0';
Kod wygląda tak:

http://pastebin.com/UzSgSGPiPokaż całość

Fajne to FPGA.
Na zdjęciu Pong jednoosobowy, w którym zasady są zmyślone i punkty nie mają znaczenia :)

#fpga #verilog
i #nieprogramowanie bo to #synteza ;)

Zaczynamy zabawę z tym czymś zwanym FPGA ( ͡° ͜ʖ ͡°)

#fpga #mikrokontrolery #programowanie #visherdev #elektronika #altera

Coś takiego jest niedozwolone w Verilogu?

if(rst || cnt[18])
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html

#fpga #verilog #vhdl #hdl