[o.....n]

Coś takiego jest niedozwolone w Verilogu?

if(rst || cnt[18])

Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html

#fpga #verilog #vhdl #hdl

[JayCube]

@ortofosforan: Zależy gdzie. Ale syntax jak najbardziej poprawny (o ile cnt ma index 18)

[o.....n]

@JayCube: no to nie kompiluje się w Quartusie, cholera.
Coś takiego działa, ale chciałem to sprowadzić do jednego ifa:

 if(rst)
 cnt <= 19'h30D3E;
 else if(cnt[18])
 cnt <= 19'h30D3E;

[o.....n]

@JayCube: chyba znalazłem. Pierwszy if w bloku always powinien dotyczyć tylko reseta.

[JayCube]

@ortofosforan: dlatego mówię że zależy gdzie. Jak dasz always @(cnt or rst) może przejdzie. Ale jak kompilator mówi nie, to nie...