Wszystko

Najnowsze

Archiwum

r.....t
r.....t
  • 1
@kalectwo:
Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx Xilinx
  • Odpowiedz
Khaine
  • 3
#elektronika #fpga

Wiadomo może czemu nadajnik UART wysyła mi taki szum na terminal jak tylko zaimplementuję go w układzie? Co może być źródłem czegoś takiego? On nie powinien w ogóle nadawać danych dopóki nie otrzyma ich przez RXD, bo ma robić echo. Tymczasem w momencie włączenia układu on już n--------a jakimś spamem, mimo, że TXD powinno być na stałej wartości 1 i nic nie robić.
Khaine - #elektronika #fpga Wiadomo może czemu nadajnik UART wysyła mi taki szum ...

źródło: comment_oCxsf8X7ljucIXHXkvnoH3JHqWe0gQ92.jpg

Pobierz
  • 10
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Khaine
  • 3
#elektronika #debilizm #zmeczenie #fpga #tyleprzegrac

To óczócie gdy układ działa już od dłuższego czasu i jakieś kilkanaście ostatnich prób badasz czemu ten chory s------l wygląda jakby się zdesynchronizował przy komunikacji, a przy zrobieniu echa działa wszystko jak trzeba. A to terminal wysyłał w ASCII a nie w binarce (╯︵╰,)

Usilnie wbijałem ciąg binarny typu "00001000" z oczekiwaniem, że
  • 4
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
nicniezgrublem
  • 1
@Khaine: polecam malutki program Termite + pluginy do niego. Co prawda binarnie chyba nie da się wpisywać danych (nie sprawdzałem), ale na pewno w systemie szesnastkowym jest to możliwe (po włączeniu pluginu HexView).
  • Odpowiedz
nicniezgrublem
  • 1
@Khaine: a czemu miałyby domyślnie pracować w trybie innym niż ASCII, skoro służą tak naprawdę do obsługi tekstu? I czemu miałyby wywalać błąd po wpisaniu 10101? Przecież to zwykły ciąg znaków. Nie wysyłał też losowego gówna, tylko dokładnie taki ciąg jaki wpisałeś ( ͡º ͜ʖ͡º)

No ale dzięki takim błędom człowiek uczy się zwracać uwagę na szczegóły. Powodzenia przy kolejnych projektach!
  • Odpowiedz
Khaine
  • 2
Treść przeznaczona dla osób powyżej 18 roku życia...
  • 2
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Khaine
  • 0
Udało mi się zrobić short wire tej k----e... Odbiera po ludzku, więc BAUD jest dobrze dobrany. Gdybym nie był już tym przemęczony, to pewnie szybciej bym na to wpadł. Zostawię to dla potomnych, którzy by się tym bawili i by nie banglało.

Dodam, że z niewiadomych przyczyn, pomimo, że na schemacie niewidoczne datapresent od tx też jest podpięte do datapresent_rx. Jak tylko macie BAUD dobrze dobrany, to będzie szprechał sam
Khaine - Udało mi się zrobić short wire tej k----e... Odbiera po ludzku, więc BAUD je...

źródło: comment_bvksyOqsiJgbJO6Xr8WVVpfhjepFX4ZK.jpg

Pobierz
  • Odpowiedz
Khaine
  • 2
#elektronika #fpga

Są jakieś sposoby na znajdowanie i usuwanie gated clocków? Bo program mi wywala gated clocka, tylko właściwie to mi nie mówi gdzie on się znajduje... A mogę się założyć że przez niego mi się p------i komunikacja na UARTcie.
  • 2
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
RARvolt
  • 0
@Khaine: dalej tego UARTa męczysz... Gratuluję wytrwałości. Mnie nauka ASMa na PIC potrafi mocno irytować. Ale czemu piszesz w VHDL? Szłyszałem że Verilog jest łatwiejszy...
  • Odpowiedz
Khaine
  • 2
#elektronika #fpga #vhdl

Tak wygląda schemat gotowego UARTa do procka przy którym obecnie dłubię (bo on sam swojego bufora nie ma). I generalnie jedna rzecz mnie patrząc na to zastanawia. Z tego co widzę odczyt wejścia następuje na życzenie procka. Nie lepiej jest mu dać przerwanie jak bufor się zapełni? No bo w ten sposób to on musi cały czas żądać odczytu (gdzieś co 160 taktów
Khaine - #elektronika #fpga #vhdl Tak wygląda schemat gotowego UARTa do procka prz...

źródło: comment_MIvfjHWF4l2ciAGcS5WpE61xNkzd4TI3.jpg

Pobierz
  • 14
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Khaine
  • 1
#elektronika #fpga #vhdl

Chcę sobie otworzyć komunikację (na razie ultra prostą, po prostu aby zobaczyć czy bangla) z prockiem PicoBlaze zaimplementowanym w FPGA po RS232.

RSa mam na przejściówce USB->RS232, ale to nie ma raczej większego znaczenia. Do komunikacji ze strony kompa chcę użyć terminala Hercules, ale to też nie ma większego znaczenia raczej. Jako, że mam taktowanie 27 MHz na kwarcu, to zrobiłem sobie timer, który dzieli
Khaine - #elektronika #fpga #vhdl Chcę sobie otworzyć komunikację (na razie ultra ...

źródło: comment_l4M26OXImR0wH70eAO4GDziBrxQe8h6V.jpg

Pobierz
  • 3
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Khaine
  • 0
Teraz jeszcze jest pytanie -> czy jak jest tam ten przetwornik RS232, to on mi usuwa bity startu i stopu, czy wywala z siebie 10 bitowe ramki? Bo teraz w sumie nie wiem też jak to potraktować. Czy ten układ komunikacyjny musi mi tylko sekwencyjnie przetwarzać sygnał seryjny na wektor, czy jeszcze bity stopu i startu wywalać?
  • Odpowiedz
Khaine
  • 2
@oldwizzy: Nay, ten sterownik jest też zaimplementowany w VHDLu (a LCD ma jakieś swoje coś jeszcze). W każdym razie nie zmieniło się nic poza tym, że delay półsekundowy od zapełnienia rejestru indeksowego sprawił, że nagle dolna linijka stała się widoczna. Być może za duże taktowanie? No ale jego oscylator ma rzekomo 250 kHz a ja mam udupione takty do 210 kHZ mniej więcej (27 MHz/128). W sumie nie sprawdzałem ze
  • Odpowiedz
JayCube
  • 2
A mozna w tym wyswietlaczy regulowac jasnosc?
A moze ta ostatnia linia poprostu nie zdazy sie zapalic a indeks juz przeskakuje do pierwszej...
  • Odpowiedz
Khaine
  • 4
Treść przeznaczona dla osób powyżej 18 roku życia...
  • 1
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Khaine
  • 2
Dolna część pojawiła się w momencie gdy wprowadziłem półsekundowy delay po dojściu iINDEX do końca. Wiadomo czemu tak się dzieje? Czemu tak mu ten delay pomógł?
  • Odpowiedz
Khaine
  • 2
Odkryłem przyczynę, napiszę o co chodziło dla przyszłych pokoleń:

Żeby to działało w synchronizacji trzeba mieć w zachowaniu układu umieszczone warunki współpracy pomiędzy modułami, a nie w procesach. Tutaj sterowanie było z countera (jakby zdarzenia wewnątrz countera), co jak widać VHDL rozumie inaczej niż byśmy chcieli.

Wystarczyło takie coś dać poza oba procesy i pojawiła się synchronizacja. Można też dać jakieś ify tutaj ewentualnie.

iLOAD
  • Odpowiedz
Khaine
  • 1
#elektronika #vhdl #fpga #ise

Klepię sobie sumator, zrobiłem na dobry początek 1 bitowy (yay!) i teraz chciałbym zrobić na więcej bitów. I jedna rzecz mnie zastanawia.

Mogę klepać kod VHDL dla każdego stopnia sumatora i gdybym chciał 64 bit to musiałbym 64 razy przepisać (w praktyce kopiuj wklej, ale pomijamy).

A nie da się tego w jakiś sposób "usprytnić"? Stopnie sumatora są ze sobą
  • 15
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
patrolez
  • 0
@rzet: tak IP to nazwa dla takiego bloczka, który możne też składać się z bloczków :> Jedne mogą być udostępnione jako zamknięte, inne jako otwarto-źródłowe. Co by nie było to i tak są one napisane w jakimś języku opisu sprzętowego i nie ma tam magii.
  • Odpowiedz
Khaine
  • 2
#elektronika #vhdl #fpga

Łaaa, ale to jest zajebiste! Ja bym musiał cholera wie jak długo siedzieć, żeby rozkminić taki złożony multiplekser z palca na kartce a tutaj wystarczyło jebnąć CASE, dać warunki i program mi to wydupcył automatycznie w ciągu 5 sekund.

Szkoda tylko, że mi się coś ten Spartan nie chce połączyć z iMPACT, bo bym sobie mógł zaprogramować i pocykać ( ͡° ʖ
Khaine - #elektronika #vhdl #fpga Łaaa, ale to jest zajebiste! Ja bym musiał chole...

źródło: comment_OKW5MGKBXp0D0aXXDz5RKFhWFRsiOw7v.jpg

Pobierz
  • 2
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach
Bianconero
  • 8
http://www.techonlineindia.com/techonline/news_and_analysis/170126/introduction-fpga-timing-analysis

Artykuł o rodzajach analizy czasowej FPGA. Niby nic dziwnego, szukałem trochę informacji na ten temat i znalazłem, co potrzebowałem.

A na samym dole fotka autora. Ze wzrokiem rodem z Bollywood mówiącym "co ty k...a możesz wiedzieć o FPGA, gnoju". Aż się prosi o memy. ( ͡° ͜ʖ ͡°)

#elektronika #fpga #smiesznypan #engineer
Bianconero - http://www.techonlineindia.com/techonline/newsandanalysis/170126/introdu...

źródło: comment_U6ZEiBQyyQ036nySmpmybtvYek5tPeYC.jpg

Pobierz
  • 4
  • Odpowiedz

  • Otrzymuj powiadomienia
    o nowych komentarzach

Powiązane tagi