Udało mi się zrobić short wire tej k----e... Odbiera po ludzku, więc BAUD jest dobrze dobrany. Gdybym nie był już tym przemęczony, to pewnie szybciej bym na to wpadł. Zostawię to dla potomnych, którzy by się tym bawili i by nie banglało.

Dodam, że z niewiadomych przyczyn, pomimo, że na schemacie niewidoczne datapresent od tx też jest podpięte do datapresent_rx. Jak tylko macie BAUD dobrze dobrany, to będzie szprechał samPokaż całość

@RARvolt: Może i jest, ale VHDLa już trochę zmęczyłem. Nie ma sensu od nowa się uczyć.

Teraz jeszcze jest pytanie -> czy jak jest tam ten przetwornik RS232, to on mi usuwa bity startu i stopu, czy wywala z siebie 10 bitowe ramki? Bo teraz w sumie nie wiem też jak to potraktować. Czy ten układ komunikacyjny musi mi tylko sekwencyjnie przetwarzać sygnał seryjny na wektor, czy jeszcze bity stopu i startu wywalać?

@rzet: no gorsze ceny, bo to są markowe zestawy. Niestety nawet te po 400 zł nie mają podstawowych podzespołów.

@Khaine: bo ciekaw jestem, czy ten slice to to samo co logic element.

@oldwizzy: Nay, ten sterownik jest też zaimplementowany w VHDLu (a LCD ma jakieś swoje coś jeszcze). W każdym razie nie zmieniło się nic poza tym, że delay półsekundowy od zapełnienia rejestru indeksowego sprawił, że nagle dolna linijka stała się widoczna. Być może za duże taktowanie? No ale jego oscylator ma rzekomo 250 kHz a ja mam udupione takty do 210 kHZ mniej więcej (27 MHz/128). W sumie nie sprawdzałem zePokaż całość

Dolna część pojawiła się w momencie gdy wprowadziłem półsekundowy delay po dojściu iINDEX do końca. Wiadomo czemu tak się dzieje? Czemu tak mu ten delay pomógł?

@rzet: Akurat ten sklep ma w ofercie rzeczy, które kosztują po 350 tys zł, więc chyba nie jest byle jaki :D

Zobaczyłem na symulacji i jest dokładnie półtora taktu obsuwy. Nie mogę się połapać czemu.

Odkryłem przyczynę, napiszę o co chodziło dla przyszłych pokoleń:

Żeby to działało w synchronizacji trzeba mieć w zachowaniu układu umieszczone warunki współpracy pomiędzy modułami, a nie w procesach. Tutaj sterowanie było z countera (jakby zdarzenia wewnątrz countera), co jak widać VHDL rozumie inaczej niż byśmy chcieli.

Wystarczyło takie coś dać poza oba procesy i pojawiła się synchronizacja. Można też dać jakieś ify tutaj ewentualnie.

iLOADPokaż całość

@bykubyk:

https://gist.github.com/anonymous/35e5ed0510fd032b04d3#file-gistfile1-txt

Taki log mam do na iMPACT jak próbuję autodetectaPokaż całość

@rzet: Za darmo są. ISE webpack ze strony Xilinxa.

@Felonious_Gru: do tego?

http://www.xilinx.com/products/silicon-devices/soc/zynq-7000.html