@Velati: jak się tym zajmujesz, to możesz od razu Krulowi FPGA zaktualizować, żeby rzadziej o Hitlerze mówił :D

@Velati: Jest.

@oldwizzy: Nay, ten sterownik jest też zaimplementowany w VHDLu (a LCD ma jakieś swoje coś jeszcze). W każdym razie nie zmieniło się nic poza tym, że delay półsekundowy od zapełnienia rejestru indeksowego sprawił, że nagle dolna linijka stała się widoczna. Być może za duże taktowanie? No ale jego oscylator ma rzekomo 250 kHz a ja mam udupione takty do 210 kHZ mniej więcej (27 MHz/128). W sumie nie sprawdzałem zePokaż całość

A mozna w tym wyswietlaczy regulowac jasnosc?
A moze ta ostatnia linia poprostu nie zdazy sie zapalic a indeks juz przeskakuje do pierwszej...

Dolna część pojawiła się w momencie gdy wprowadziłem półsekundowy delay po dojściu iINDEX do końca. Wiadomo czemu tak się dzieje? Czemu tak mu ten delay pomógł?

@patrolez: No to też właśnie. I jest to prostszy zapis :D Rozumiem że 25 bitowy wektor to się nikomu nie chce zerami wypełniać w " ", ale przecież others jest.

@Khaine: nie jest zastosowane, bo może ktoś nie ogarnął

'0' & (others => '0'), to to samo co '0' & x"000000", a to równa się (others => '0')

O ile '0' & x"000000" pokrywa wszystkie bity w vectorze, ale chyba musi, bo synteza by nie poszła.

@patrolez: jak wszędzie copy+paste ;)

Mieliśmy kiedyś ARM'a w FPGA, bo nie potrafili zrobić monitora/sniffera ethernetu inaczej :)

@Khaine: takie coś mi google dał

http://bear.ces.cwru.edu/eecs_318/eecs_318_3.pdf

...64bit to dużo.