Zna ktoś jakiś dobry przewodnik po języku #vhdl? Może być po angielsku.
#pytanie #kiciochpyta #elektronika #elektrotechnika

Projekt oscyloskopu cyfrowego. Trochę czasu minęło odkąd wszystko zacząłem, jakiś miesiąc - przez ten czas do ogarnięcia było sporo dużych i drobnych problemów, które potrafiły zająć cały dzień.. Zdecydowanie projektowanie czegoś na FPGA wymaga dużej trzeźwości umysłu. W sumie spędziłem może nad tym projektem z 100 roboczogodzin.

W ostatnim wpisie pokazałem Wam połączony moduł ADC, pamięć RAM i interfejs VGA, wraz z niewielką ilością systemu napisanego w VHDL. Dało to w efekciePokaż całość

#elektronika #vhdl
Mam pytanie czy da się jakoś w vhdlu przypisać pewnym wartościom przypisać nazwy pewnym wartościom? Czyli zamienić ="000100" na =reset . Czy coś takiego w ogóle istnieje?

Elo Mirko. Pamiętacie jak tydzień temu mówiłem, że idę w kierunku oscyloskopu? Nie kłamałem i swoje przez ten tydzień zrobiłem ( ͡° ͜ʖ ͡°) Jest i gfycat na dole ( ͡° ͜ʖ ͡°) Pod punktami informacje co dalej z projektem

Trochę to trwało, bo wyszedł dodatek do Wiedźmina, ale pomimo tego udało mi się zrobić to co chciałem. Po kolei:

1) Nauczyłem się obsługiwaćPokaż całość

UART skończony, teraz pora na 8-kolorowe VGA :-)

I to nie byle jakie, bo od razu skok w 1920 x 1080 @ 60 fps - z zegarem 148,5 MHz! Bo mnie stać ;-)

Taki testowy ekran jak na obrazku zajmuje 50 na 8000 bloków logicznych w moim układzie FPGA. Choć brzmi to obiecująco jeżeli myśleć o tym ile można w taki układ wpakować funkcji, to mimo tego podobno szybko zaczyna miejsca brakowaćPokaż całość

UART, ciągle UART. Przyczynę poprzedniego problemu znalazłem, zawiniło txIdle które było w stanie wysokim przez dwa cykle i dwukrotnie zwiększyło indeks po pierwszym znaku, przeskakując na trzeci. Wynikało to ze złego przekazywania zmiennej w procesie do sygnału - wołam @olewales

Problem rozwiązałem rozszerzając kod UART.vhd tak, aby przy dłuższym czasie trwania txIdle, nie przeskakiwało do kolejnego znaku. I fajnie, niby powinno działać.

Przy okazji nauczyłem się obsługiwać symulator ModelSim - jakie toPokaż całość

Zmagania z FPGA i VHDL ciąg dalszy ;-)

Tym razem rzuciłem sobie wyzwanie napisać UARTa, poszło całkiem sprawnie i czuję większa swobodę w tym języku konfiguracji. Póki co zaimplementowałem samo nadawanie które na ogół działa, #!$%@? się jednak dziwnym błędem - zawsze wcina drugi znak. Jakikolwiek by nie był, cokolwiek by przed nim nie stało.. Pozostałe znaki w napisach o różnej długości są spoko, problem przy różnych baudach (testowałem 9600 i 38400).Pokaż całość

No, to pierwszy krok w FPGA mam już za sobą - nie mniej jednak jeszcze mnóstwo przede mną. Na ten moment udało mi się zrobić całkiem zgrabny debouncer przycisku z podziałem na sam debouncer i licznik, który to zaaplikowałem dla czterech pinów. Kod jest tu:

http://pastebin.com/fB0nYThM

Wszelkie uwagi mile widziane :) Staram się jeszcze zrozumieć sens podziału na jednostki, architektury i komponenty oraz jak nimi operować. Konkretnie sposób w jaki dochodzi doPokaż całość

Piszę sobie licznik do debouncera przycisku (napisałem sam debouncer w jednym pliku i działał, ale teraz chcę podzielić to na dwa pliki i dwie osobne jednostki: uogólniony licznik i debouncer) i mam problem z instrukcją:

Q <= '1' when (clkCounter = target) else '0';
Kod wygląda tak:

http://pastebin.com/UzSgSGPi

Błąd wyrzucany to:

Error (10500): VHDL syntax error at PositiveCounter.vhd(34) near text "when"; expecting ";"
W czy jest problem...?

#fpga #synteza #vhdl #altera #Pokaż całość

Coś takiego jest niedozwolone w Verilogu?

if(rst || cnt[18])
Bo tutaj jest coś podobnego, tyle, że w else, a mi nie działa w ifie.
http://www.asic-world.com/verilog/vbehave2.html

#fpga #verilog #vhdl #hdl

Chę zacząć swoją przygodę z VHDLem i poprowadzić ją w kierunku DSP.
Macie jakieś dobre kursy, tutoriale, ćwiczenia? Jakie środowisko wybrać? Jest sens działaś na samym symulatorze, czy szukać sprzętu? (jakiego?)

#kiciochpyta #programowanie #elektronika #vhdl #uczsiezwykopem

Mirki dostałem zadanie z programowania FPGA, uwaga.

"Jaką czynność wykonuje Pani na poniższym rysunku - uzasadnić"

Rozchodzi się o Panią z tego linku link

Prowadzący śmieszek?

#programowanie #fpga #pytaniedoeksperta #vhdl

Ogłoszenie z mojej siecii na linkedin #vhdl #innyswiat ;)

Any Hardware Engineer looking for an 18 month contract in Dublin, let me know. VHDL, FPGAs, schematic design, etc. All the good stuff!

Pokaż spoiler

#pracazagranica #emigracja #heheszki

#elektronika #vhdl

Wie ktoś może, dlaczego w tym układzie nie chce mi wrócić do standby po wykonaniu zadania, tylko trzyma cały czas frame na wyjściu?

https://gist.github.com/anonymous/867c62fb4db6909560f2

Taki bench jest napisany do tego:

https://gist.github.com/anonymous/426c18bc8475fe066acc

Ogółem problem się zaczął gdy odwróciłem logikę RXD. Jak stan active wbijał na logicznej 1 (a stan bezczynności to 0), to przez jeden tick mieliśmy wyprowadzenie na DATAout, po czym wracało do 0. A teraz, kiedy bitem startu jestPokaż całość

#elektronika #vhdl

Pytanie kolejne z dziedziny RSa.

http://www.bealto.com/fpga-uart_rx.html

Wzoruję się na tym UARTcie robiąc własny. Generalnie ma on taktowanie 16x większe niż jest BAUD na komunikacji. No spoko. I teraz działanie ma takie, że sprawdza co 8 ticków stan bitu na RXD jak dostanie wcześniej bit startu. No spoko. No tylko problem jest w tym, że ten bit wypada po 8 tickach aby znajdował się możliwie na środku czasu trwania sygnału naPokaż całość

#elektronika #vhdl

Próbuję właśnie "zaprojektować" bufor do RS232. Początkowo myślałem, żeby zrobić to na rejestrze przesuwnym, ale przypomniałem sobie, że przecież w VHDLu istnieje pętla for. Tylko teraz zastanawiam się jak on to dokładnie będzie robił.

Generalnie na ten moment jak pojawi się bit startu na linii RXD, to w następnym takcie zegara nastąpi przejście w stan odebrania. Teraz musimy z każdym tyknięciem ładować do ramki poszczególne bity, a gdy doliczymy sięPokaż całość

#elektronika #fpga #vhdl

Tak wygląda schemat gotowego UARTa do procka przy którym obecnie dłubię (bo on sam swojego bufora nie ma). I generalnie jedna rzecz mnie patrząc na to zastanawia. Z tego co widzę odczyt wejścia następuje na życzenie procka. Nie lepiej jest mu dać przerwanie jak bufor się zapełni? No bo w ten sposób to on musi cały czas żądać odczytu (gdzieś co 160 taktów zegara, bo max baud jest CLK/16,Pokaż całość

#elektronika #fpga #vhdl

Chcę sobie otworzyć komunikację (na razie ultra prostą, po prostu aby zobaczyć czy bangla) z prockiem PicoBlaze zaimplementowanym w FPGA po RS232.

RSa mam na przejściówce USB->RS232, ale to nie ma raczej większego znaczenia. Do komunikacji ze strony kompa chcę użyć terminala Hercules, ale to też nie ma większego znaczenia raczej. Jako, że mam taktowanie 27 MHz na kwarcu, to zrobiłem sobie timer, który dzieli mi to przez 1875Pokaż całość

jest jakiś program który konwertuje graf przejść na kod vhdl i/lub na odwrót? #vhdl #programowanie #automatyka

#vhdl #elektronika #fpga

Składam w ofierze, żeby mi ktoś wyjaśnił czemu dolna część LCD działa dopiero po daniu delaya po zapełnieniu rejestru indeksowego ( ͡° ͜ʖ ͡°)

http://pastebin.com/K91FkpLA