[msichal]

Mirki, super potrzebna pomoc, mam nadzieję, że jest tu ktoś choć minimalnie ogarnięty w #vhdl

kot:

licz: process(clk,czytaj) is

    begin

        if(rising_edge(clk)) then

            wy <= '1' when licznik <= stan else '0';

                licznik<=std_logic_vector(unsigned(licznik)+1);

        end if;

    end process licz;

wynik:

Error (10500): VHDL syntax error at pwm.vhd(36) near text "when"; expecting ";"

Czy jest tu jakiś oczywisty błąd? Bo konstrukcja wydaje się być standardowa, a nie chce mi działać w żadnej możliwej kombinacji, nawet ściągnięta z przykładów. Używam quartusa 13sp1, przestawiałem nawet wersję vhdl na 2008 i dalej dupa. Halp, plz.

#nieprogramowanie #hdl #elektronika

[r.....t]

Nie pisz po polsku. trudno się czyta.

Wujek google mówi, że zmieszałeś case z if/else.

http://www.ics.uci.edu/~jmoorkan/vhdlref/ifs.html

http://www.csee.umbc.edu/portal/help/VHDL/sequential.html

http://web.engr.oregonstate.edu/~sllu/vhdl/lec2f.html

[JayCube]

moj jezyk to #verilog. Ale czy nie powinno byc ';* przed else? o ile taka kontrukscja jest mozliwa w #vhdl

[Zdzichoslaw]

@msichal: Złe wyrażenie warunkowe. Poprawną konstrukcję znajdziesz tu: http://home.elka.pw.edu.pl/~pkaleta/vhdl/teoria/instrsek.html. Pamiętaj o uwzględnieniu WSZYSTKICH przypadków.

@rzet: Mi tam się dobrze czyta :)