Aktywne Wpisy
Ostatnio byłem na randce z #tinder z dziewczyną 30 lat, która pracuje w wojsku. Jak mi zaczęła opowiadać jakie ma benefity, za co nie musi płacić, za jaką kwotę dostała od wojska mieszkanie 40m2, kiedy na emeryturkę idzie itp. to mi się odechciało ją poznawać i następnego dnia jej napisałem, że nie jestem zainteresowany. Gdyby jeszcze takie przywileje były za udział w wojnie czy coś podobnie niebezpiecznego, ale ona za
BrotatyChleb +1
Jak wygląda defensywna strona waszego portfela?
Obecnie mam ok 50% w kontach oszczednościowych i 50% w EFT/akcjach. Czy jest sens przenosić kase z kont oszczednościowych na ETF obligacji? Te 50% w gotówce to też moja poduszka finansowa na ~ 6msc życia, więc musi być płynna.
Naczytałem się inwestomatu w nocy i teraz myślę ( ͡° ͜ʖ ͡°)
#gielda #inwestowanie
Obecnie mam ok 50% w kontach oszczednościowych i 50% w EFT/akcjach. Czy jest sens przenosić kase z kont oszczednościowych na ETF obligacji? Te 50% w gotówce to też moja poduszka finansowa na ~ 6msc życia, więc musi być płynna.
Naczytałem się inwestomatu w nocy i teraz myślę ( ͡° ͜ʖ ͡°)
#gielda #inwestowanie
Problem rozwiązałem rozszerzając kod UART.vhd tak, aby przy dłuższym czasie trwania txIdle, nie przeskakiwało do kolejnego znaku. I fajnie, niby powinno działać.
Przy okazji nauczyłem się obsługiwać symulator ModelSim - jakie to fajne! Zdecydowanie potrzebne narzędzie przy testowaniu, dodatkowo pozwala wykryć pewne błędy już w działającym programie, które kompilator przepuści (co mu się dziwić).
Po modyfikacjach mój przebieg wygląda tak jak na załączonym obrazku. Bardzo zgrabnie, że tak powiem :)
Ale niestety na tym kończy się radość, bo pomimo sensownego przebiegu w symulatorze, w rzeczywistości.. Otrzymywany napis ma podwojoną pierwszą literkę, tj. "HHello darkness my old friend!".
I ni kij wiadomo dlaczego... Teraz by dopiero się przydał oscyloskop. Ktoś ma jakieś pomysły?
Kod:
UART.vhd: http://pastebin.com/bmkV2brB
TX.vhd: http://pastebin.com/v4cAs1wc
Spam @syn_admina
#visherdev przede wszystkim - zapraszam
#fpga #synteza #maximator #vhdl #altera #elektronika
źródło: comment_Uttil5ouGIUCZP1dJIAxofc3OqMllhy7.jpg
PobierzTo wygląda na coś w rodzaju race condition. Bardzo dziwne, że problem dotyczył tylko drugiego znaku, skoro nie jest on traktowany w żaden sposób inaczej niż trzeci, czwarty, itd.
Z pierwszym już trochę inaczej ale i tak podejrzewam, że jest to związane z zachowaniem z przed "poprawki".
Tak daleko w FPGA nigdy
źródło: comment_cGhmCJ37pKb09cLbhDGL4gq3Cm7azifG.jpg
PobierzKomentarz usunięty przez autora
A "instance not found" wygląda tak jakbyś próbował uruchomić SignalTap bez zsyntetyzowania jego funkcjonalności w hardware. (signaltap potrzebuje trochę LE dla siebie). Spróbuj to odpalić według jakiegoś tutoriala.
Teraz tylko muszę się dowiedzieć, dlaczego..
// na obrazku powinno być reversed zamiast inversed :P
źródło: comment_84w9tWhqpbR3AGfU3yf7yk6Xsf0rkiTC.jpg
Pobierzchodzi o to, że ponieważ txStart jest przez cały czas '1', to kopiuje sobie dane od razu po wysłaniu poprzednich. Natomiast UART.vhd dostarcza je jeden cykl później. Taka mała zmiana rozwiązała problem: http://pastebin.com/za5KZVAY
:)
Czasowo wyglądało to mniej więcej tak:
1) Przesyłany jest do bufora pierwszy znak
2)