Wpis z mikrobloga

#elektronika #vhdl

Pytanie kolejne z dziedziny RSa.

http://www.bealto.com/fpga-uart_rx.html

Wzoruję się na tym UARTcie robiąc własny. Generalnie ma on taktowanie 16x większe niż jest BAUD na komunikacji. No spoko. I teraz działanie ma takie, że sprawdza co 8 ticków stan bitu na RXD jak dostanie wcześniej bit startu. No spoko. No tylko problem jest w tym, że ten bit wypada po 8 tickach aby znajdował się możliwie na środku czasu trwania sygnału na RXD. A taka sytuacja zajdzie tylko dla pierwszego odliczenia 8 ticków od bitu startu. Kolejne musiałby odliczać normalnie co 16 aby nadal znajdować się na środku, prawda? Jak będziemy tak odczytywać co 8 ticków i wystąpi jakieś przesunięcie, to jest szansa, że odczytamy sygnał dwa razy.
  • 2