Wpis z mikrobloga

#elektronika #vhdl

Wie ktoś może, dlaczego w tym układzie nie chce mi wrócić do standby po wykonaniu zadania, tylko trzyma cały czas frame na wyjściu?

https://gist.github.com/anonymous/867c62fb4db6909560f2

Taki bench jest napisany do tego:

https://gist.github.com/anonymous/426c18bc8475fe066acc

Ogółem problem się zaczął gdy odwróciłem logikę RXD. Jak stan active wbijał na logicznej 1 (a stan bezczynności to 0), to przez jeden tick mieliśmy wyprowadzenie na DATAout, po czym wracało do 0. A teraz, kiedy bitem startu jest 0, to mi nie zeruje wyjścia.
Khaine - #elektronika #vhdl

Wie ktoś może, dlaczego w tym układzie nie chce mi wró...

źródło: comment_z1pTstbwTMurpl70Kc71Z72MI8S4nNiK.jpg

Pobierz
  • 2
No curwa w końcu ;_;

Mocno uważajcie na sensitivity list w procesach. Brakowało po prostu w ostatnim procesie sensitivity od FRAME, przez co nie aktualizował stanu. Natomiast, żeby potem nie aktualizował z każdym tickiem (bo jak procek albo coś innego przypadkowo sprawdzi to dostanie bzdury), trzeba było dodać jeszcze jedną kontrolkę przy zmianie stanu.
Khaine - No curwa w końcu ;_; 

Mocno uważajcie na sensitivity list w procesach. Br...

źródło: comment_05omvx8znGmCI1UKRcNH3h8fU2fGujKU.jpg

Pobierz