Q <= '1' when (clkCounter = target) else '0';Kod wygląda tak:
http://pastebin.com/UzSgSGPi
Błąd wyrzucany to:
Error (10500): VHDL syntax error at PositiveCounter.vhd(34) near text "when"; expecting ";"W czy jest problem...?
#fpga #synteza #vhdl #altera #




















http://pastebin.com/fB0nYThM
Wszelkie uwagi mile widziane :) Staram się jeszcze zrozumieć sens podziału na jednostki, architektury i komponenty oraz jak nimi operować. Konkretnie sposób w jaki dochodzi do
źródło: comment_KloDqPjcmjE27kpVgI9EuTbCQS4ovtXF.jpg
Pobierz