Bramki logiczna - VHDL na Rysino #01 [PL]
Witam w pierwszym odcinku VHDL na Rysino. Pierwszym projektem, dzięki któremu zapoznamy się z językiem będa bramki logiczne: OR i AND. Zaimplementujemy kod syntezowalny i testy. Następnie uruchomimy symulację i przeprowadzimy syntezę projektu. Końcowy efekt sprawdzimy w sprzęcie. W...
- #
- #
- #
- #
- #
- #
- 0
- Odpowiedz
