[w.....s]

Jest na mirko znawca fpga ? Bo mnie zaraz coś trafi ...

#elektronika #fpga #mikrokontrolery

[S.....4]

@wojcikrs mów o co chodzi

[S.....i]

@wojcikrs: no mow

[w.....s]

@wojcikrs: Wytłumaczcie mi dla czego taki blok mi się nie poprawnie syntezuje:

 reg [7:0] qM;
 always @(*) begin 
 if(useXor) begin
 qM[7] = (iData[7]

[S.....4]

@wojcikrs vhdl to to nie jest. A ja innych języków nie używałem. Jak pytasz o kod to mogłeś oszczędzić mi czasu

[w.....s]

@Sqahsi_94: Ja za to nie znam vhdl'a "koduję" w verilogu soft na fpga. Gdzieś się zamotałem i potrzebuję świeżego spojrzenia na to cudo. Wybacz mogłem uprzedzić na samym początku.

[ajron_men]

@wojcikrs: spróbuj w pierwszym fragmencie dać przypisania nieblokujące '<=' zamiast blokujących '=' Ja to zaraz sprawdzę do czego to się syntezuje albo dlaczego się nie syntezuje. Also, podaj standard veriloga i syntezer

[ajron_men]

@wojcikrs: sprawdziłem, kod jest syntezowalny również dla przypisań nieblokujących (wtedy qM[7] jest xorem albo xnorem (w zależności od wartości useXor) wszystkich iData). Nie wiem dlaczego Ci nie działa, podaj komunikat błędu.

[w.....s]

@ajron_men: Używam iveriloga z domyślnymi ustawieniami do kompilacji i on nie zgłasza żadnych problemów. Problemy dopiero wychodzą na testbenchu. Przez całą długość szyna qM ma stan nieustalony w pierwszym przypadku.

[ajron_men]

@wojcikrs: no bo kod jest kompilowalny i syntezowalny. Symulacja to nie to samo co synteza logiczna. Sprawdzę symulację, może uda mi się powtórzyć problem

[RicoElectrico]

@wojcikrs: cumplu, ale zakresów to ty używaj ლ(ಠ_ಠლ)
http://verilog.renerta.com/source/vrg00039.htm

[ajron_men]

ładnie się symuluje również, mój kod:

module soft_fpga (iData,useXor, outdata);
 input useXor;
 input [7:0] iData;

 output